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Génération d’horloge adaptative

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De Vos, Julien [UCL] Bol, David [UCL] Flandre, Denis [UCL]

La génération d’une horloge adaptative est étudiée pour maximiser les performances des circuits digitaux en procédés CMOS nanométriques. Pour ce faire, une méthodologie de reproduction du chemin critique est proposée. Les simulations montrent l’importance de la modélisation des capacités parasites du chemin critique. Si le circuit doit être capable de fonctionner sous une large gamme de tension d’alimentation, il convient d’utiliser une solution mixte de capacités métal-métal et de capacités réalisées à l’aide de transistors MOSFET.

Document type Communication à un colloque (Conference Paper) – Poster
Publication date 2010
Language Français
Conference "FETCH", Chamonix (du 11/01/2010 au 13/01/2010)
Peer reviewed yes
Affiliation UCL - SST/ICTM/ELEN - Pôle en ingénierie électrique
Keywords CMOS Integrated Circuit ; Réplique de chemin critique
Links
Bibliographic reference De Vos, Julien ; Bol, David ; Flandre, Denis. Génération d’horloge adaptative.FETCH (Chamonix, du 11/01/2010 au 13/01/2010).
Permanent URL http://hdl.handle.net/2078.1/109985