Conception d’une microarchitecture SMT avec ordonnancement hardware pour applications temps réel

Les techniques employées pour améliorer le débit d'instructions des microprocesseurs peuvent avoir un impact sur la prédictibilité des exécutions et l'exploitation du parallélisme peut introduire un surcoût lié à leur gestion. Ce mémoire propose une approche de conception d'une microarchitecture processeur visant à résoudre ces deux problématiques conjointement. Il sera montré expérimentalement qu'il est possible d'obtenir un temps d'exécution et un temps de réponse déterministe sans impacter le taux d'utilisation du processeur. Il sera aussi montré que cette approche permet d'éliminer le coût en performance des changements de contexte et de l'ordonnancement multi-tâches.